5.1. АСИНХРОННАЯ RS-ЗАЩЕЛКА

  
  Асинхронная RS-защелка 
 

DIN/ANSI
  


принципиальная схема:
  


Собственно говоря состоит из логических элементов с обратной связью.

Входы:
R - RESET - сбросить   (значение хранимого байта становится равным 0)
S - SET   - установить (значение хранимого байта становится расным 1)

Выходы:
Q	- хранимый бит данных
Q#	- инверсия хранимого бита данных

	------+--------------
	S  R  |   Q    Q#
	------+--------------
	0  0  | lastQ  lastQ#	хранение
	0  1  |   0    1	сброс в 0
	1  0  |	  1    0	установка в 1
	1  1  |	  X    X	неопределенное состояние
	------+--------------
	1  1  |   0    0	но потом возможны гонки
	---------------------

таблица истинности:

	---------------
	S R Q | Q(t+1)
	------+--------
	0 0 0 | 0
	0 0 1 | 1
	0 1 X | 0
	1 0 X | 1
	1 1 X | X
	---------------


карта карно:
	            SR
		-----------
	       |00 01 11 10
	      -+------------+
	    Q|0| 0  0  X  1 |	
	     |1| 1  0  X  1 |
	       +------------+

RS-защелку можно описать формулой:
Q(t+dt) = S + R#Q(t)

Если одновременно приходит и R и S то состояние защелки неопределено.

Схема состояний:
  


Рассмотрим работу RS-защелки:
Хранение:
  


Сброс/установка:
  

  


Неопределенное состояние:
  


Если одновременно и R и S будут равны 1, то тогда Q и Q# будут равны 0.
Если при выходе из состояния RS=11, кто-то R или S останется активным, то защелка
придет в стабильное состояние обусловленное активным входом.
Если же они будут сняты сразу вместе, то могут быть возможны гонки,
когда защелка будет быстро переключаться из одного состояния в другое.
  



Топология RS-защелки:
  




Программа на Verilog для ассинхронной RS-защелки:
(на самом деле некорректная т.к. не отслеживается 11)

	module sr_latch (SET, RESET, Q);
	input SET, RESET;
	output Q;
	reg Q;

	always @(RESET or SET)	
		if (~RESET)
			Q = 0;
		else if (~SET)
			Q = 1;
	endmodule

Временная диаграмма приведена выше:



  
  Асинхронная инверсная RS-защелка 
 

DIN/ANSI
  


В принципе почти тоже самое что RS-защелка, но построена на NAND, и входы
инверсные.
	т.е.	R#   - Reset если = 0
		S#   - Set   если = 0

принципиальная схема:
  


	------+--------------
	S# R# |   Q    Q#
	------+--------------
	0  0  |	  X    X	неопределенное состояние
	0  1  |	  1    0	установка в 1
	1  0  |   0    1	сброс в 0
	1  1  | lastQ  lastQ#	хранение
	------+--------------
	0  0  |   1    1	но потом возможны гонки
	---------------------


       __
Работа RS-защелки:
хранение:
  


сброс/установка:
  

  


Неопределенное состояние:
  


	  __
Топология RS-защелки:
  




CMOS SR-защелка