5.5. T-ТРИГГЕР

  
  T-защелка 
 

  


Т-защелка меняет свое состояние при приходе сигнала Т.

	------------------
	  T |  Q      Q#
	----+-------------
	  0 |lastQ  lastQ#
	  1 |lastQ# lastQ
	------------------

Диаграмма состояний T-защелки:
  



принципиальная схема Т-защелки
  





  
  T-триггер 
 
ANSI/DIN
(c одним выходом)
  


ANSI/DIN
(с двумя выходами)
  


T-триггер (работает по фронту):
  





  
  Построение Т-триггера из D-триггера 
 
  

  

VHDL модель T-триггера построенного на базе D-триггера:

	library ieee;
	use ieee.std_logic_1164.all;

	entity TFF is
		port(
	    		CLK, RST, T : in std_logic;
	    		Q : out std_logic);
	end TFF;

	architecture Example of TFF is
		component DFF
			port (
	  			CLK, RST, D : in std_logic;
	      			Q : out std_logic);
		end component;	      
	      
		signal FF:std_logic;		-- Flip Flop main data
		signal DQ:std_logic;		-- inverse flip flop	      
	      
	begin
		d1: DFF
		port map(CLK => T,
		 	RST => RST,
		 	D   => FF,
		 	Q   => DQ);
		 
		process (DQ)
		begin
			FF <= not DQ after 1 ns;
		end process;	

		Q <= DQ after 1 ns;
	end Example;

Результат симуляции
  





  
  Построение Т-триггера из JK-триггера 
 

  



С синхронизацией:
  

Чистого D-триггера: