11.3. КАСКАД СУММАТОРОВ

Сумматоры можно объединять в каскад для того чтобы производить
сложение большего числа бит.


Сумматор на 4 бита
ANSI
  



  
  Двухбитный сумматор 
 
  

Реализация двухбитного сумматора на VHDL:

	library ieee;
	use ieee.std_logic_1164.all;

	entity SUM2 is
		port(
	    		A0, B0, A1, B1, P0 : in std_logic;
	    		P2,  S1, S2 : out std_logic);
	end SUM2;

	architecture Example of SUM2 is
		component SUM1
			port(
	    			A0, B0, P0 : in std_logic;
	    			P1,  S1 : out std_logic);
		end component;

		signal	C1:std_logic;

	begin
		sum_0: SUM1
			port map (A0 => A0,
				  B0 => B0,
				  P0 => P0,
				  S1 =>	S1,
				  P1 => C1);
		  
		sum_1: SUM1
        		port map (A0 => A1,
				  B0 => B1,
				  P0 => C1,
				  P1 => P2,
				  S1 => S2);
	end Example;

  

Схема SUM2 (блочная):
  

Схема SUM2 (логика):
  

Имплементация SUM2 в Xilinx Virtex-E
  

  




Реализация двухбитного сумматора на Verilog:

	module fulladd2(sum, c_out, a, b, c_in);
		output [1:0] sum;
		output c_out;
		input  [1:0] a, b;
		input  c_in;

		wire	c1;	// Internal carry

		fulladd fa0(sum[0], c1,    a[0], b[0], c_in);
		fulladd fa1(sum[1], c_out, a[1], b[1], c1);
	endmodule