4.1.3. УРОВНИ СИГНАЛОВ В HDLs

  
  HDLs 
 

Языки разработки электронной аппаратуры
(HDLs - Hardware Description Languages)

  


В этой секции мы расмотрим модели логических элементов на языках
разработки электронной аппаратуры:

 VHDL (VLSI Hardware Description Language)
 Verilog


Упор будет делатся на VHDL, т.к. он для начинающих более понятен.
Можно сравнить:
	VHDL	- Pascal
	Verilog	- C



  
  VHDL 
 

Уровни сигнала в VHDL:
std_logic:
	------------------------------------
	U	не инициализирован
	X	неизвестен (high level)
	0	логический 0
	1	логическая 1
	Z	высокоимпедансное состояние
	W	неизвестен (low level)
	L	логический 0 (low level)
	H	логическая 1 (low level)
	-	неопределен (не важно)
	------------------------------------



  
  Verilog: 
 

Уровни сигнала в Verilog
	------------------------------------
	0	логический 0
	1	логическая 1
	x	неопределен
	z	высокоимпедансное состояние
	------------------------------------


но еще есть такой параметр как strength:
	------------------------------------
	supply	driving		strongest
	strong	driving             ^
	pull	driving             |
	large	storage             |
	weak	driving             |
	medium	storage             |
	small	storage             |
	highz	high impedance	weakest
	-------------------------------------